Guaranteed Access Time

Guaranteed Access Time

Гарантированное время доступа. Чипсеты всех производителей содержат высокоэффективные схемы арбитража, которые позволяют разрешать проблемы разделяемого доступа к PCI-шине, например, между пятью PCI master-устройствами и центральным процессором. В качестве одного из PCI master-устройств может выступать мост PCI-to-ISA. Системный контроллер обеспечивает реализацию схемы маршрутизации приоритетов, состоящую из двух различных уровней. Первый уровень разделяет между собой мостовую схему и группу из четырех PCI master-устройств. На втором уровне находятся собственно master-устройства PCI-шины с изначально равным приоритетом.

Схема арбитража гарантирует, что ISA-master или DMA-каналы (принадлежность моста PCI-to-ISA) могут получить доступ к шине с короткой задержкой, удовлетворяющей запросы устройств. Такая реализация совместно со счетчиком PCI Programmable Bursting Address Counter гарантирует, что ISA-устройство не останется за бортом в течение продолжительного пакетного цикла PCI master-устройства. Например, если длина PCI-пакета составляет 512 байт, максимальное время ожидания для мостовой схемы составит 12 мкс (эквивалентно 400 PCI-тактам), а для другого PCI master-устройства — 40 мкс.

ISA-мосты поддерживают Guaranteed Access Time (GAT) режим, но он не может поддерживаться при включенном механизме пассивного разделения (passive release).

Данная опция имеет два значения: Disabled и Enabled. При активации опции включается и режим гарантированного доступа. При запрещении опции ISA bus master устройство допускается собственно к ISA-шине, а для выхода «наверх» проходит стандартную процедуру арбитража. Столь интересные аппаратные реализации весьма редко находили воплощение в опциях BIOS Setup (впрочем, можно привести в качестве примера еще одну опцию PCI Bus Guaranteed Mode).

Что касается аппаратных решений, все это реализуется и сегодня. Возьмем, например, чипсеты i820 и i840, пусть не самые новые, но все-таки не покрытые пылью времени. Абсолютно те же регистры (Secondary Master Latency Timer Register), те же биты [7:3], то же назначение — Secondary MLT Counter Value. Обслуживают регистры AGP-интерфейс. И хотя считается, что MLT, как AGP/PCI bus master, управляет временным интервалом для хаба MCH, тем не менее, оперативное управление направлено на AGP-интерфейс.

Таймер MLT хаба MCH (Memory Controller Hub) должен гарантировать AGP-мастеру минимальный объем системных ресурсов. Когда MCH начинает первый AGP FRAME#-связанный цикл после предоставления AGP-мастеру доступа к шине, счетчик включается как только выставлен сигнал FRAME#. Программируемое значение счетчика и определяет гарантированное время доступа. При определенных обстоятельствах и такой доступ может быть прерван, но это исключение. При блокировке значения регистра и установке бит в состояние 00h, MCH получает неограниченное время для пакетных циклов. Оно может ограничиваться только другими master-устройствами. Если же AGP-интерфейс не проводит пакетных циклов, то он может рассчитывать на максимальное значение таймера, определяемое пятью битами. Но максимальное значение счетчика программируется как 18h, поэтому после 24-х AGP-тактов интерфейс однозначно лишится своих прав.

Подробно об этом говорится в главе, посвященной AGP, но вкратце тему осветим сейчас. Для AGP характерны два режима работы: режим прямого исполнения и режим работы в качестве master-устройства. Для первого характерны короткие передачи, во втором режиме AGP-интерфейс работает аналогично master-устройствам на PCI-шине, т.е. в пакетном режиме. Последний случай более производителен. Неудивительно, что значение счетчика запрограммировано по умолчанию на 00h.

Рассмотрим еще один интересный момент. Чипсет i815, GMCH Configuration Register, бит 7 — Memory Arbiter Grant Window Enable. Этот бит позволяет арбитру регулировать доступ к системной памяти, учитывая потребности в памяти хост-системы и отдельно запросы графики. Бит используется для двух режимов работы.

Первый режим — предарбитражный:

0 —Disabled; принудительно работает схема арбитража с фиксированным приоритетом;

1 — ограниченное разрешение на 6 последовательных пакетов host-to-graphics stream (графический поток).

Режим арбитража:

0 —Disabled; принудительно работает схема арбитража с фиксированным приоритетом.

1 — 24 такта гарантированы хосту, 24 такта гарантируются графическому потоку, имеющему низкий приоритет.

При фиксированном режиме арбитража поток данных хоста всегда имеет более высокий приоритет в сравнении с низким приоритетом графического потока для доступа к системной памяти. В режиме временных интервалов потоки хоста и потоки графики с низким приоритетом регулируются временными «окнами» для обеспечения более благоприятного режима для работы графики (см. дополнительно опцию AGP Low-Priority Timer (Clks) в материалах по AGP). Режим фиксированных приоритетов, при котором потоки хоста всегда первичны, является рекомендованным операционным режимом. Такая установка обеспечивает наивысшую системную производительность, не оказывая неблагоприятного влияния на быстродействие графики при загруженных программах реального времени.